NIOS II系统开发设计与应用实例 - 电脑应用与办公软件

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NIOS II系统开发设计与应用实例
商品编号：1510143	ISBN：978-7-81077-991-3
市场价：￥32.00	折扣价：￥24.60
丛书：	上架时间：2010/4/20 13:55:02
出版社/厂商：北京航空航天大学出版社	作者：孙恺
出版日期： 2007/8/1 0:00:00	装帧：平装

内容简介

本书介绍了使用Altera公司SOPC Builder、Nios II IDE等软件建立以Nios II处理器为核心的嵌入式系统的方法以及Nios II的高级使用技巧。
本书介绍了使用Altera公司SOPC Builder、Nios II IDE等软件建立以Nios II处理器为核心的嵌入式系统的方法以及Nios II的高级使用技巧。

第一部　分芯片器件与开发工具
　第1章　FPGA/CPLD开发基础
　　1.1　FPGA/CPLD概述
　　　1.1.1　FPGA/CPLD与EDA、ASIC技术
　　　1.1.2　FPGA/CPLD与SOPC/SOC　
　　1.2　FPGA/CPLD硬件体系结构
　　　1.2.1　FPGA体系结构
　　　1.2.2　CPLD体系结构
　　　1.
第一部　分芯片器件与开发工具
　第1章　FPGA/CPLD开发基础
　　1.1　FPGA/CPLD概述
　　　1.1.1　FPGA/CPLD与EDA、ASIC技术
　　　1.1.2　FPGA/CPLD与SOPC/SOC　
　　1.2　FPGA/CPLD硬件体系结构
　　　1.2.1　FPGA体系结构
　　　1.2.2　CPLD体系结构
　　　1.2.3　FPGA和CPLD的比较
　　1.3　FPGA/CPLD的开发流程
　　1.4　FPGA/CPLD的常用开发工具
　第2章　　Altera　FPGA/CPLD的结构
　　2.1　Altera高密度FPGA
　　2.2　Altera低成本FPGA
　　　2.2.1　主流低成本FPGA——Cyclone　
　　　2.2.2　新一代低成本FPGA——CycloneII　
　第3章　　Quartus　II的基本应用
　　3.1　Quartus　II软件的用户界面
　　3.2　设计输入
　　3.3　综合
　　3.4　布局布线
　　3.5　仿真
　　3.6　编程与配置
　第4章　　Quartus　II辅助设计工具的应用
　　4.1　定制元件工具MegaWizard　PlugIn　Manager的使用
　　　4.1.1　IP核简介
　　　4.1.2　基本宏单元的定制
　　　4.2　RTL阅读器
　　　4.2.1　JRTL阅读器简介
　　　4.2.2　RTL阅读器用户界面
　　　4.2.3　原理图的分页和模块层次的切换
　　　4.2.4　使用RTL阅读器分析设计中的问题
　　4.3　SignalTapII逻辑分析器
　　4.4　时序收敛平面布局规划器（Timing　Closure　Floorplan）
　　　4.4.1　使用Timing　Closure　Floorplan分析设计
　　　4.4.2　使用Timing　Closure　Floorplan优化设计
　　4.5　Chip　Editor底层编辑器
　　　4.5.1　Chip　Editor功能简介
　　　4.5.2　使用Chip　Editor的设计流程
　　　4.5.3　Chip　Editor视图
　　　4.5.4　资源特性编辑器
　　　4.5.5　Chip　Editor一般应用
　　4.6　时钟管理
　　　4.6.1　时序问题
　　　4.6.2　锁相环应用
　　4.7　片外高速存储器
　　4.8　时序约束与时序分析
　　4.9　设计优化
　第5章　　odelSim　SE的基本应用
第二部分　Nios　II理论基础
　第6章　Nios　II　处理器
　第7章　Avalon总线规范
　第8章　Nios　II系统开发设计基础
　第9章　Nios　II系统设计基础开发实例初级篇
　第10章　Nios　II系统设计综合提高实例中级篇
　第11章　基于嵌入式操作系统的Nios　II系统设计与应用高级篇
　参考文献

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